AMD正醞釀一場處理器互連技術的革命。據科技博主@High Yield披露，這家芯片巨頭計劃在Zen 6架構中全面棄用沿用多年的SERDES方案，轉而采用基于"海量布線"理念的新型D2D互連技術。這項已在Strix Halo APU上完成驗證的技術，展現出顯著的能效提升與延遲優化。
自Zen 2架構問世以來，AMD始終依賴SERDES PHY技術實現核心芯粒間的高速通信。該方案通過串行器將并行數據轉換為高速比特流，經封裝傳輸至I/O芯片后再完成解串還原。這種設計在傳統計算場景下尚能滿足需求，但隨著NPU等異構計算單元的加入，其能耗與延遲缺陷日益凸顯——序列化過程需要額外的時鐘恢復和編解碼處理，而數據轉換環節更會引入可觀的通信延遲。
Strix Halo APU成為技術轉型的試驗場。通過臺積電InFO-oS封裝工藝與RDL重布線技術，AMD構建了全新的互連體系：在芯片與基板間的中介層密集布設數百條并行導線，形成寬幅數據通道；用矩形微型焊盤陣列替代傳統SERDES模塊，實現真正的扇出型集成；數據傳輸跳過串行化環節，直接通過并行端口完成通信。這種設計使帶寬擴展變得更為靈活，僅需增加端口數量即可提升傳輸能力。
實際測試數據顯示，新型互連方案在功耗控制方面表現突出。由于移除了高功耗的串行/解串模塊，系統整體能耗較傳統方案降低約18%。更關鍵的是，通信延遲得到根本性改善，特別在多芯粒協同計算場景下，數據傳輸效率提升達35%。這些改進為AMD應對AI計算等低延遲需求場景提供了技術支撐。
但技術革新也帶來新的工程挑戰。多層RDL布線工藝的復雜度較傳統方案提升近40%，需要更精密的蝕刻技術與材料控制。更棘手的是空間分配問題，芯片底部區域被扇出布線占據后，電源網絡與信號走線的優先級需要重新規劃。這些難題迫使AMD工程師對封裝設計進行全面重構。
行業分析師指出，Strix Halo的技術突破具有戰略意義。當競爭對手還在優化SERDES參數時，AMD已通過架構創新建立能效優勢。這種差異化的技術路線，或將重塑高端處理器市場的競爭格局。隨著Zen 6架構的臨近，這場互連技術的變革正在引發產業鏈的連鎖反應，封裝設備、基板材料等相關領域已出現技術升級的預兆。
